Applications for this position are currently paused

Senior Package Design Engineer 資深封裝設計工程師

Save
Updated 28 days ago

Job Description

1. 各種產品類型之封裝設計及規畫。
2. BGA substrate 設計及佈局。
3. 與封裝廠合作,完成封裝圖面設計。
4. 先進封裝技術之開發。
5. 封裝設計平台之開發。

Requirements

1. 國立機械/電子/電機工程相關研究所(含)以上畢,精通英文。
2. 熟悉 Cadence Allegro Package Designer, Autocad 佳。
3. 熟悉各種類型之封裝及基板設計流程及製程佳。
4. 熟悉各種封裝結構如 PBGA/TFBGA/FlipChip/POP/PiP/SiP/Module/Fanout佳。
5. 熟悉 Cadence APD skill language 尤佳。
6. 熟悉程式語言尤佳。
7. 熟悉 Chip design tool 如 Laker, Virtuoso 尤佳。

View all jobs
View all jobs
Save
3
2 years of experience required
50K ~ 200K TWD / month
Personal Invitation Link
This is your personal referral link for job invitation. You'll receive an email notification when someone applied for the position via your job link.
Share this job
Logo of MediaTek 聯發科技.

About us

聯發科技成立於1997年,透過持續投資先進製程與前瞻技術,現已成長為全球領先的IC設計公司,提供涵蓋智慧手持裝置、智慧家庭應用、無線連結技術及物聯網產品等多個領域的系統晶片整合解决方案(SoC),並居市場領先地位。聯發科技一年約出貨15億顆晶片落實在上億台的終端產品在全球各地上市。聯發科技提供高度整合與創新性的晶片設計方案,不僅協助製造商優化供應鏈及縮短新產品開發時間,還利於其在全球成熟及發展中市場建立競爭優勢。

聯發科技致力讓科技產品更普及,因為我們相信科技能夠改善人類的生活、與世界連結,每個人都有潛力利用科技創造無限可能(Everyday Genius)。了解更多訊息,請瀏覽:www.mediatek.com.


Team

Avatar of the user.
HR
Avatar of the user.
HR
Avatar of the user.
HR
Avatar of the user.
HR
Avatar of the user.
HR

Jobs

Full-time
Mid-Senior level
1
35K ~ 200K TWD / month
Save

Full-time
Mid-Senior level
1
35K ~ 200K TWD / month
Save

Full-time
Mid-Senior level
1
35K ~ 200K TWD / month
Save