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Definition of Reputation Credits
鄭人瑋 (Ren-Wei Jheng)
我是鄭人瑋，畢業於國立中山大學資訊工程所-系統晶片 (system on chip，SOC)組，研究內容為錯誤更正碼 (error correction codes，ECC)，論文題目為「基於三維矩陣的置信傳遞極化碼之VLSI實現」。本人生性樂觀、善於溝通、勇於接受挑戰以及具備數理分析能力等特質。
過去，在學/在職的過程中，我除了努力精進自己的專業能力之外，同時透過教授/主管所提供的各種機會，學習到團隊合作與IC設計相關技術的知識。最後，期許我未來能為社會和公司盡一份心力！
IC設計工程師
新北市，TW
[email protected]
學歷
國立中山大學, 碩士學位, 資訊工程所/系統晶片組(SOC), 2016 ~ 2019
國立勤益科技大學, 學士學位, 電子工程系, 2012 ~ 2016
工作經歷
芯屹科技, IC設計工程師, 2023/06 ~ Now
1. To verify FIFO (IP-level) in SystemVerilog Assertion (SVA) - Ongoing
(1) SystemVerilog understanding and trying (in EDA playground/ workstation)
(2) env. building in workstation
(3) Preparing files of introduction for the team
2. Power analysis
There are some power gaps (dynamic & static power) in 2 project design:
(1) Checking scripts of Design Compiler (little scripts gap, but don't care)
(2) No activity during synthesis (dynamic power don't care)
(3) Conclusion: There is no big script issue for power gap and these two designs are different
3. Others: nLint in real project
(1) env. building and debugging
(2) setting Macros and Rule waving (no need to do that)
(3) Preparing document which shows team member how to run nLint and check report
Mediatek, 數位IC設計工程師, 2022/05 ~ 2023/02
1. AMBA
(1) APB, AHB, AXI protocol
(2) in-house IP study:
a. ahb slv decoder: AHB writing behavior
b. ahb slv mux: AHB read behavior
c. AXI2AHB d. AXI downsizer
e. AXI frequency: aslice, slice, F2S, S2F
2. in-house tool (vDesigner, VDNR) reaserch and env. building in real project based on AMBA protocol.
(1) in-house tool reaserch and understanding.
(2) Auto-gen RTL in specified AMBA architecture.
(3) Communicating with co-workers for fixed/debugging specified AMBA atchitecture.
3. PTPX - power analysis in pre-APR netlist/ post-APR netlist
(1) Power understanding and PTPX tool behavior reaserch.
(2) PTPX introduction for the team.
(3) PTPX env. building and reproducing from real case to new case.
4. Power Artist (PA) - power exploration in early RTL phase.
(1) Power understanding and PA tool behavior reaserch.
(2) PA introduction for the team.
(3) PA env. building and reproducing from real case to new case.
5. RTL coding and IC design concept understanding
Cadence Design Systems, 資深應用工程師, 2020/10 ~ 2022/05
1. To provide key technical support in digital IC design synthesis products.
2. To demonstrate strong ability and to be hands-on in synthesis, AI synthesis and low power methodology.
3. To run benchmarks, characterize problems, and support key customer engagements.
4. To work with team, customer and R&D on new methodologies and flow refinement.
5. To have real case exercise and.
技能
程式語言
● Verilog
● SystemVerilog
● EDA
● Linux Shell
● C
專業領域與EDA工具
● AI synthesis tool - Cerebrus
● Synthesis tool - Genus, Design Compiler
● Power tool - Joules, PA, PTPX
● others: nLint, Verdi, etc,.
● AMBA protocols: APB, AHB, AXI
研究所經歷
實驗室名稱: 數位矽智產設計實驗室 (Digital IP Design Lab.)
指導教授: 張雲南
右圖是我與碩班指導教授的合照，這是我最喜愛的照片之一。還記得，攻讀研究所是非常刻苦與艱辛的道路，主要原因是來自教授源源不斷的訓練以及我對自己的要求，雖然過程中流過不少汗水與淚水，但是我很慶幸能夠遇到像南哥這樣的指導教授，有時亦師亦友地談天說笑；有時又如同嚴父一般的鞭策我成長。因此，我的碩班生活才會有如此滿滿的收穫！
- 科技部半導體射月計畫
◎總計畫名稱: 可即時動態重新組態之深度神經網路設計和應用。
◎子計畫名稱: 深度學習加速器之積體電路架構設計及其在養殖池物件辨識之應用。
◎內容說明: 利用GAN與圖像分割技術結合，進行蝦子飼料辨識。由養殖場傳送串流 影片至FPGA(內含linux系統)，利用神經網路加速器辨識飼料。
◎工作內容: 協助計畫成果展示之介面設計、文案編輯與校正以及邏輯設計編排。
- AI智慧養殖計畫
◎內容說明:
本計畫將利用機器學習及影像處理的方法，偵測出水產的數量、活動力等水產生長狀況及生長環境的重要因子。
◎計畫名稱:
適用於底棲性水產養殖之影像處理技術
◎工作內容:
協助觀測蝦苗狀況、計畫成果展示以及系統介面設計及看板校正。
- 日月光產學合作
◎支援項目: 機器學習 - 貓狗辨識。
◎工作內容: 協助教授指導學弟製作投影片、 報告呈現技巧以及協助校正內容。
- 國科會計畫
◎計畫名稱: 極碼解碼器之設計實作與應用。
◎工作內容: 硬體架構設計、文獻數據蒐集以及計畫內容撰寫。
- 國立中山大學工學院優良教師
◎職稱內容: 特派記者。
◎工作內容: 採訪優良教師、資料蒐集以及文案編輯。
- 國立中山大學資訊工程系教授專訪
◎職稱內容: 特派記者。
◎工作內容: 採訪優良教師、資料蒐集以及文案編輯。
◎網站連結: https://cse.nsysu.edu.tw/p/404-1205-215461.php?Lang=zh-tw
- 中山高醫營隊
◎內容說明: 提供高中生資工領域的相關訊息，包含醫療大數據、錯誤更正碼、GPU設計、光線追蹤、深度學習以及物件辨識等領 域的內容，使他們能夠確立自身未來志向。
◎工作內容: 介紹資工系與實驗室、整合各領域的報告以及資料編輯校正 。
- 實驗室網站內容設計與維護
- 大學部專題製作實驗助教
研究所修習課程
◎計算機組織
◎硬體描述語言
◎超大型積體電路設計
◎算術處理器設計與實作
◎SOPC設計實務與FPGA系統整合設計
◎專題研究
◎系統晶片設計
◎科技英文寫作
◎圖形處理器架構與應用
◎電子系統層級設計與驗證
論文概述 - 基於三維矩陣的置信傳遞極化碼之VLSI實現
摘要:
近年來，由於極化碼能夠在低編解碼複雜度的情況下，實現非常高的通道容量，使得它受到許多研究人員的關注。從極化碼被提出之初，大多數的文獻都是以二維矩陣來建置其架構。然而，這些年 有越來越多以非二維矩陣建置極化碼的文獻出現，它們可以為極化碼提供更靈活的碼率，因此，本論 文將針對基於三維矩陣置信傳遞極化碼解碼器提出有效的 VLSI 設計與實現。首先，本論文提出以模擬的方法，在給定碼率的情況下找出基於三維矩陣解碼器的最佳資訊位元，根據結果顯示，基於三維矩陣之置信傳遞極化碼的解碼效能優於二維矩陣置信傳遞極化碼解碼器以及各種架構的連續消除極化碼解碼器。其次，本論文提出一種高效率的置信傳遞極化碼解碼器之硬體架構，它可支援雙向訊息傳遞的三維處理單元。在比較基於三維矩陣的置信傳遞極化碼解碼器與二維矩陣置信傳遞極化碼 解碼器後，採用三維矩陣置信傳遞極化碼在用於儲存節點更新資訊內暫存器的容量能夠從 O(N𝑙𝑜𝑔2N)減少至O(N𝑙𝑜𝑔3N)。根據實現數據顯示，我們的硬體架構所使用到的邏輯閘總數約為232K，它能夠提供超過400Mbps 的平均吞吐量，如我們所知，本論文所設計的硬體架構不僅是解碼效能優於其他極化碼解碼器，同時它在經過正規化吞吐量後的硬體性能仍優於其他極化碼解碼器。
資訊位元近似法
(Information-bits approximation method)
本論文提出新方法來找出最佳的資訊位元(Information-bits)，它是基於蒙特卡羅模擬而衍生出來的方法。根據實驗數據顯示，採用本論文所提出的方法，將使演算法的效能優於原期刊的效能數據。
(以軟體C語言實現)
三維BP極化碼的處理單元設計
本論文是首個針對三維BP極化碼設計的處理單元(Processing Element，PE)，同時還提出能支援兩種不同節點更新的PE，兩者皆採用補償式最小和近似法來實現。其中，第二種PE架構在執行演算法其中一種效能較佳的節點更新方式時，除了能夠解決第一種PE架構的IDLE問題，使得硬體使用率能夠達到100%，同時它的面積佔有率僅需第一種PE架構的56%即可。
(硬體-處理單元設計)
三維矩陣極化碼的系統架構設計
本論文是首個實作出碼長為(243, 121)的三維BP極化碼解碼器，它將具有高硬體使用率、低解碼週期、低解碼時脈以及相對高吞吐量的系統架構。本架構在邏輯閘數量最大能減少31.4%、正規化吞吐量上最大能夠提升3.88倍以及最大能降低約87.5%的解碼週期時間。
(硬體系統架構)
三維矩陣極化碼的系統效能展示
在硬體系統架構設計完畢後，本論文接著實現能夠符合硬體的運算動作和效能結果之軟體程式(C語言)。該軟體程式除了與硬體結果有100%的一致性外，同時能夠展示硬體在執行100萬筆資料後的效能結果，並且能針對不同解碼器資料格式的位元來作解碼效能的呈現。根據數據顯示，不論本論文是以純軟體或硬體來實現本論文所改良的演算法，其效能結果都優於原期刊的效能結果。
鄭人瑋 (Ren-Wei Jheng)
我是鄭人瑋，畢業於國立中山大學資訊工程所-系統晶片 (system on chip，SOC)組，研究內容為錯誤更正碼 (error correction codes，ECC)，論文題目為「基於三維矩陣的置信傳遞極化碼之VLSI實現」。本人生性樂觀、善於溝通、勇於接受挑戰以及具備數理分析能力等特質。
過去，在學/在職的過程中，我除了努力精進自己的專業能力之外，同時透過教授/主管所提供的各種機會，學習到團隊合作與IC設計相關技術的知識。最後，期許我未來能為社會和公司盡一份心力！
IC設計工程師
新北市，TW
[email protected]
學歷
國立中山大學, 碩士學位, 資訊工程所/系統晶片組(SOC), 2016 ~ 2019
國立勤益科技大學, 學士學位, 電子工程系, 2012 ~ 2016
工作經歷
芯屹科技, IC設計工程師, 2023/06 ~ Now
1. To verify FIFO (IP-level) in SystemVerilog Assertion (SVA) - Ongoing
(1) SystemVerilog understanding and trying (in EDA playground/ workstation)
(2) env. building in workstation
(3) Preparing files of introduction for the team
2. Power analysis
There are some power gaps (dynamic & static power) in 2 project design:
(1) Checking scripts of Design Compiler (little scripts gap, but don't care)
(2) No activity during synthesis (dynamic power don't care)
(3) Conclusion: There is no big script issue for power gap and these two designs are different
3. Others: nLint in real project
(1) env. building and debugging
(2) setting Macros and Rule waving (no need to do that)
(3) Preparing document which shows team member how to run nLint and check report
Mediatek, 數位IC設計工程師, 2022/05 ~ 2023/02
1. AMBA
(1) APB, AHB, AXI protocol
(2) in-house IP study:
a. ahb slv decoder: AHB writing behavior
b. ahb slv mux: AHB read behavior
c. AXI2AHB d. AXI downsizer
e. AXI frequency: aslice, slice, F2S, S2F
2. in-house tool (vDesigner, VDNR) reaserch and env. building in real project based on AMBA protocol.
(1) in-house tool reaserch and understanding.
(2) Auto-gen RTL in specified AMBA architecture.
(3) Communicating with co-workers for fixed/debugging specified AMBA atchitecture.
3. PTPX - power analysis in pre-APR netlist/ post-APR netlist
(1) Power understanding and PTPX tool behavior reaserch.
(2) PTPX introduction for the team.
(3) PTPX env. building and reproducing from real case to new case.
4. Power Artist (PA) - power exploration in early RTL phase.
(1) Power understanding and PA tool behavior reaserch.
(2) PA introduction for the team.
(3) PA env. building and reproducing from real case to new case.
5. RTL coding and IC design concept understanding
Cadence Design Systems, 資深應用工程師, 2020/10 ~ 2022/05
1. To provide key technical support in digital IC design synthesis products.
2. To demonstrate strong ability and to be hands-on in synthesis, AI synthesis and low power methodology.
3. To run benchmarks, characterize problems, and support key customer engagements.
4. To work with team, customer and R&D on new methodologies and flow refinement.
5. To have real case exercise and.
技能
程式語言
● Verilog
● SystemVerilog
● EDA
● Linux Shell
● C
專業領域與EDA工具
● AI synthesis tool - Cerebrus
● Synthesis tool - Genus, Design Compiler
● Power tool - Joules, PA, PTPX
● others: nLint, Verdi, etc,.
● AMBA protocols: APB, AHB, AXI
研究所經歷
實驗室名稱: 數位矽智產設計實驗室 (Digital IP Design Lab.)
指導教授: 張雲南
右圖是我與碩班指導教授的合照，這是我最喜愛的照片之一。還記得，攻讀研究所是非常刻苦與艱辛的道路，主要原因是來自教授源源不斷的訓練以及我對自己的要求，雖然過程中流過不少汗水與淚水，但是我很慶幸能夠遇到像南哥這樣的指導教授，有時亦師亦友地談天說笑；有時又如同嚴父一般的鞭策我成長。因此，我的碩班生活才會有如此滿滿的收穫！
- 科技部半導體射月計畫
◎總計畫名稱: 可即時動態重新組態之深度神經網路設計和應用。
◎子計畫名稱: 深度學習加速器之積體電路架構設計及其在養殖池物件辨識之應用。
◎內容說明: 利用GAN與圖像分割技術結合，進行蝦子飼料辨識。由養殖場傳送串流 影片至FPGA(內含linux系統)，利用神經網路加速器辨識飼料。
◎工作內容: 協助計畫成果展示之介面設計、文案編輯與校正以及邏輯設計編排。
- AI智慧養殖計畫
◎內容說明:
本計畫將利用機器學習及影像處理的方法，偵測出水產的數量、活動力等水產生長狀況及生長環境的重要因子。
◎計畫名稱:
適用於底棲性水產養殖之影像處理技術
◎工作內容:
協助觀測蝦苗狀況、計畫成果展示以及系統介面設計及看板校正。
- 日月光產學合作
◎支援項目: 機器學習 - 貓狗辨識。
◎工作內容: 協助教授指導學弟製作投影片、 報告呈現技巧以及協助校正內容。
- 國科會計畫
◎計畫名稱: 極碼解碼器之設計實作與應用。
◎工作內容: 硬體架構設計、文獻數據蒐集以及計畫內容撰寫。
- 國立中山大學工學院優良教師
◎職稱內容: 特派記者。
◎工作內容: 採訪優良教師、資料蒐集以及文案編輯。
- 國立中山大學資訊工程系教授專訪
◎職稱內容: 特派記者。
◎工作內容: 採訪優良教師、資料蒐集以及文案編輯。
◎網站連結: https://cse.nsysu.edu.tw/p/404-1205-215461.php?Lang=zh-tw
- 中山高醫營隊
◎內容說明: 提供高中生資工領域的相關訊息，包含醫療大數據、錯誤更正碼、GPU設計、光線追蹤、深度學習以及物件辨識等領 域的內容，使他們能夠確立自身未來志向。
◎工作內容: 介紹資工系與實驗室、整合各領域的報告以及資料編輯校正 。
- 實驗室網站內容設計與維護
- 大學部專題製作實驗助教
研究所修習課程
◎計算機組織
◎硬體描述語言
◎超大型積體電路設計
◎算術處理器設計與實作
◎SOPC設計實務與FPGA系統整合設計
◎專題研究
◎系統晶片設計
◎科技英文寫作
◎圖形處理器架構與應用
◎電子系統層級設計與驗證
論文概述 - 基於三維矩陣的置信傳遞極化碼之VLSI實現
摘要:
近年來，由於極化碼能夠在低編解碼複雜度的情況下，實現非常高的通道容量，使得它受到許多研究人員的關注。從極化碼被提出之初，大多數的文獻都是以二維矩陣來建置其架構。然而，這些年 有越來越多以非二維矩陣建置極化碼的文獻出現，它們可以為極化碼提供更靈活的碼率，因此，本論 文將針對基於三維矩陣置信傳遞極化碼解碼器提出有效的 VLSI 設計與實現。首先，本論文提出以模擬的方法，在給定碼率的情況下找出基於三維矩陣解碼器的最佳資訊位元，根據結果顯示，基於三維矩陣之置信傳遞極化碼的解碼效能優於二維矩陣置信傳遞極化碼解碼器以及各種架構的連續消除極化碼解碼器。其次，本論文提出一種高效率的置信傳遞極化碼解碼器之硬體架構，它可支援雙向訊息傳遞的三維處理單元。在比較基於三維矩陣的置信傳遞極化碼解碼器與二維矩陣置信傳遞極化碼 解碼器後，採用三維矩陣置信傳遞極化碼在用於儲存節點更新資訊內暫存器的容量能夠從 O(N𝑙𝑜𝑔2N)減少至O(N𝑙𝑜𝑔3N)。根據實現數據顯示，我們的硬體架構所使用到的邏輯閘總數約為232K，它能夠提供超過400Mbps 的平均吞吐量，如我們所知，本論文所設計的硬體架構不僅是解碼效能優於其他極化碼解碼器，同時它在經過正規化吞吐量後的硬體性能仍優於其他極化碼解碼器。
資訊位元近似法
(Information-bits approximation method)
本論文提出新方法來找出最佳的資訊位元(Information-bits)，它是基於蒙特卡羅模擬而衍生出來的方法。根據實驗數據顯示，採用本論文所提出的方法，將使演算法的效能優於原期刊的效能數據。
(以軟體C語言實現)
三維BP極化碼的處理單元設計
本論文是首個針對三維BP極化碼設計的處理單元(Processing Element，PE)，同時還提出能支援兩種不同節點更新的PE，兩者皆採用補償式最小和近似法來實現。其中，第二種PE架構在執行演算法其中一種效能較佳的節點更新方式時，除了能夠解決第一種PE架構的IDLE問題，使得硬體使用率能夠達到100%，同時它的面積佔有率僅需第一種PE架構的56%即可。
(硬體-處理單元設計)
三維矩陣極化碼的系統架構設計
本論文是首個實作出碼長為(243, 121)的三維BP極化碼解碼器，它將具有高硬體使用率、低解碼週期、低解碼時脈以及相對高吞吐量的系統架構。本架構在邏輯閘數量最大能減少31.4%、正規化吞吐量上最大能夠提升3.88倍以及最大能降低約87.5%的解碼週期時間。
(硬體系統架構)
三維矩陣極化碼的系統效能展示
在硬體系統架構設計完畢後，本論文接著實現能夠符合硬體的運算動作和效能結果之軟體程式(C語言)。該軟體程式除了與硬體結果有100%的一致性外，同時能夠展示硬體在執行100萬筆資料後的效能結果，並且能針對不同解碼器資料格式的位元來作解碼效能的呈現。根據數據顯示，不論本論文是以純軟體或硬體來實現本論文所改良的演算法，其效能結果都優於原期刊的效能結果。