the front-end analog circuit, apply digital signals to process digital signals, and complete a commercial real-time optical blood pressure algorithm program. Digital IC Implementation and Testing W...

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個乘加器組成一個PE，並藉由比較不同的dataflow設計不同的PE，藉此比較他們的優劣以及長處。 SepJan 2021 學歷 SepNow 國立臺灣大學 電機工程學系 SepJun 2018 台北市私立東山高級中學 技能 語言 Python C++ Matlab Verilog HDL Quartus Design Compiler A...

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徐信銓 我是徐信銓，國立東華大學應屆畢業生，畢業論文為「基於簡易貝氏分類器之西瓜辨識及產量盤點系統」，碩士研究方向與電腦視覺、影像辨認、機器學習等相關。 目前就職於BIOS韌體工程師，2019年11月份入職，至今開發過兩個案子。 [email protected] 個

自主學習的目的。 目前正投入 影像推論晶片優化相關的碩論研究，以及 產學計畫之深度學習影像的研究 。 技能 Cell-based Flow Sim - Icarus Verilog / Modelsim HDL Debug - Verdi Synthesis - Design Compiler STA - Prime Time APR - ...

開放的網站（ex.kaggle、AIGO等等）練習，以及透過暑期學程接觸與INFERENCE端相關的課程。 工作經歷 工讀生 • 長庚大學電機系辦 十二月Present 負責簡單的文書處理、信件寄送等 學歷 長庚大學 電機通訊組桃園高中 普通科SKILL Python framework:tensorflow(keras) using Google Colabortory、Pytorch C...

design. Build design module for a half-width motherboard. Build design module of PCI-E re-timer schematics and re-timer debug and troubleshooting . Developed 25/10GbE high speed Ethernet schematics...

邱瀚洋 / Jeffrey Chiu Have experience in Digital IC design and Parallel Computing(HPC). Software and firmware engineer Taipei, TW [email protected] 學歷 Education National Taiwan University of Science and Tec...