【工作內容】
1. RTL to Netlist 設計流程規劃與實作 (RTL/Synthesis/STA/LEC)
2. New IP test-chip 開發/整合/驗證 , including pre-sim/post-sim.
3. standard-cell PPA分析
【必要條件】
1. Familiar with front end implementation design flow.
2. Familiar with digital simulation flow (e.g. ncverilog or VCS)
3. Familiar with synthesis tools.
4. Familiar with Verilog.
5. Proficient in perl or tcl or shell
新竹市新竹科學園區創新一路1-2號
聯詠科技為國內 IC 設計領導廠商，從事產品設計，研發及銷售。主要產品為全系列的平面顯示螢幕驅動 IC，以及行動裝置及消費性電子產品上應用之數位影音，多媒體單晶片產品解決方案。